小柚

13800138000|xiaoyou_ic@163.com|上海市

个人总结

微电子专业应届生,专注于数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备完整的流片项目实习经验。熟悉GPU架构原理,能独立搭建验证环境并编写测试用例。期望在电子/半导体行业深耕,成为一名优秀的芯片工程师。

工作经历

数字验证实习生

壁仞科技

2025-07 - 2025-10
  • 参与某款高性能GPU芯片的显存控制器模块验证,基于UVM框架搭建测试环境,编写了覆盖常规场景与边界条件的Testcase约40个。
  • 协助定位并修复了3个关键的时序违例问题,通过优化SVA断言代码,将回归测试的覆盖率从85%提升至98%。
  • 使用Python脚本自动化处理VCS仿真日志,将每日回归测试的结果分析时间由2小时缩短至20分钟。

项目经历

基于RISC-V的简易处理器设计与实现

电子科技大学

2024-09 - 2025-01
  • 独立设计并实现了一个支持32位指令集的RISC-V处理器内核,采用五级流水线架构,使用Verilog完成代码编写与综合。
  • 搭建了基于SystemVerilog的验证平台,设计了包括数据冒险、控制冒险在内的多种测试场景,功能覆盖率达到100%。
  • 在FPGA开发板上成功部署并运行了冒泡排序与矩阵乘法程序,实测主频达到50MHz,资源利用率控制在65%以内。

AXI总线接口协议验证

个人自学项目

2024-03 - 2024-06
  • 深入研读AMBA AXI4协议规范,使用SystemVerilog构建了支持读写分离、乱序传输特性的总线模型。
  • 开发了可重用的UVM验证组件(Agent, Driver, Monitor),实现了对总线时序约束的自动检查,累计发现并修复协议理解偏差导致的逻辑错误5处。
  • 撰写了详细的技术文档与验证报告,代码已开源至GitHub,获得百余次星标收藏。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言

Verilog · SystemVerilog · C/C++ · Python · Tcl

EDA工具

VCS · Verdi · DC · PT · Vivado · ModelSim

专业技能

UVM验证方法学 · 数字电路设计 · FPGA开发 · 静态时序分析(STA) · AXI/AHB总线协议

硬件知识

GPU架构 · 计算机体系结构 · CMOS工艺基础

简历范文入门2026/4/20

IC 设计/验证工程师简历范文(电子/半导体校招)

IC 设计/验证工程师 电子/半导体 应届生

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核心亮点

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适用人群

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