意威基金2026暑期实习：日补320元，金融生该不该冲？
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小柚
13800138000|xiaoyou_dft@163.com|上海市
个人总结
微电子专业应届生，专注于数字集成电路可测试性设计（DFT）。熟悉Scan、MBIST及ATPG流程，具备完整的从前端网表到后端布局布线的DFT插入经验。在校期间参与多款芯片流片项目，擅长使用Tessent等工具解决时序收敛与覆盖率问题，致力于成为高可靠性的芯片验证工程师。
工作经历
DFT实习生
紫光展锐
- 负责某款物联网芯片的Scan链插入与优化，通过调整扫描单元顺序，将布线拥塞度降低了15%，并确保了99.8%的故障覆盖率。
- 协助资深工程师搭建MBIST控制器，使用Tessent MemoryBIST工具生成测试向量，成功检测出早期仿真中的3处存储阵列逻辑缺陷。
- 参与后端物理设计阶段的DFT签核，修复了约20处时序违例路径，保证了芯片在1.2GHz主频下的稳定测试。
项目经历
基于RISC-V的低功耗处理器设计与测试
电子科技大学集成电路实验室
- 独立完成了该处理器核心的DFT架构规划，设计了包含4条扫描链的混合扫描结构，使测试时间缩短了30%。
- 实现了JTAG TAP控制器的Verilog代码编写与仿真验证，通过了形式等价性检查，确保测试逻辑不影响功能模式性能。
- 针对片上SRAM模块开发了March C-算法的MBIST方案，在FPGA原型验证中成功定位并修复了2个地址译码器故障。
高覆盖率ATPG向量生成与压缩技术研究
个人研究项目
- 研究了基于X-filling的测试数据压缩技术，将测试向量体积减少了40%，有效降低了自动测试设备（ATE）的存储成本。
- 搭建了完整的ATPG流程环境，针对随机逻辑部分生成了高覆盖率测试集，将未检测故障率控制在50ppm以内。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
DFT核心技术
Scan Chain Insertion · MBIST/LBIST · ATPG · JTAG/TAP Controller · Boundary Scan
EDA工具
Synopsys TetraMAX · Cadence Tessent · Mentor Graphics DFTAdvisor · VCS · Verdi
编程语言与脚本
Verilog HDL · SystemVerilog · Tcl · Python · Perl
专业知识
数字电路设计 · CMOS工艺基础 · 时序分析(Setup/Hold) · 低功耗设计(UPF)
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