普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
13800138000|xiaoyou_ic@163.com|西安市
个人总结
微电子专业应届生，专注于数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言，具备扎实的数电基础与FPGA原型验证经验。在校期间主导完成两款RISC-V处理器核的设计与验证，熟悉UVM验证方法学及主流EDA工具链。渴望在芯片研发一线深耕，打造高性能低功耗的国产芯。
工作经历
数字IC设计实习生
紫光展锐
- 参与某物联网通信芯片的子模块RTL代码编写，独立负责GPIO控制器的状态机设计与时序收敛，代码覆盖率达成98%。
- 协助资深工程师进行LINT检查与时序约束分析，修复了15+处潜在的跨时钟域（CDC）问题，确保了模块在200MHz频率下的稳定运行。
项目经历
基于RISC-V架构的32位处理器核设计
校内实验室
- 基于RV32IMC指令集，从零搭建包含取指、译码、执行等五级流水线的CPU核，使用Verilog编写代码约4000行。
- 搭建Testbench进行功能仿真，成功通过所有标准测试用例，并在Xilinx Artix-7 FPGA上完成综合与上板验证，主频达到50MHz。
高速UART接口控制器设计与UVM验证
课程设计
- 设计支持波特率自适应的UART IP核，引入FIFO机制解决数据收发速率不匹配问题，数据丢包率降低至0.01%以下。
- 采用SystemVerilog + UVM方法学搭建验证环境，编写可重用Driver、Monitor和Scoreboard，将回归测试效率提升40%。
教育背景
西安电子科技大学
本科 · 微电子科学与工程
技能专长
编程语言
Verilog · SystemVerilog · C/C++ · Python · Tcl
EDA工具
Vivado · ModelSim · VCS · Verdi · DC · PT
专业技能
数字电路设计 · UVM验证方法学 · FPGA原型验证 · STA静态时序分析 · CDC跨时钟域处理
硬件平台
Xilinx Artix-7 · Zynq-7000 · ARM Cortex-M3
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核心亮点
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适用人群
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