小柚

13800138000|xiaoyou.ic@example.com|上海市

个人总结

微电子专业应届生,专注于模拟与数字集成电路设计。具备扎实的电路理论基础,熟悉Cadence、Synopsys等主流EDA工具。在校期间完成多个流片项目,拥有从RTL代码编写到版图设计的全流程实践经验。渴望在半导体行业深耕,成为一名优秀的IC设计工程师。

工作经历

模拟IC设计实习生

汇顶科技

2025-07 - 2025-10
  • 参与低功耗蓝牙芯片中LDO模块的设计与仿真,协助优化环路补偿网络,将相位裕度从45度提升至60度。
  • 使用Spectre进行蒙特卡洛分析,针对工艺角变化调整晶体管尺寸,使输出电压偏差控制在±2%以内。
  • 撰写模块设计文档及测试报告,协助团队顺利通过A0版本流片验证。

项目经历

基于RISC-V的32位CPU设计与FPGA验证

电子科技大学集成电路实验室

2024-09 - 2025-01
  • 独立负责ALU、寄存器堆及控制单元的Verilog代码编写,实现基础指令集功能,代码行数约3000行。
  • 搭建Testbench进行功能仿真,覆盖率达95%,并在Xilinx Artix-7 FPGA上成功部署,运行频率达到50MHz。
  • 优化流水线结构,解决数据冒险问题,使指令执行效率提升约15%。

两级运算放大器设计与版图绘制

模拟集成电路课程设计

2024-03 - 2024-06
  • 设计增益大于80dB、带宽大于10MHz的两级运放,采用米勒补偿技术消除右半平面零点。
  • 使用Virtuoso完成全定制版图设计,通过DRC和LVS验证,寄生参数提取后仿真性能满足指标要求。
  • 在0.18μm工艺下实现核心面积小于0.05mm²,静态功耗控制在1mW以内。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计工具

Cadence Virtuoso · Synopsys Design Compiler · Mentor Graphics Calibre · MATLAB

编程语言

Verilog HDL · SystemVerilog · C/C++ · Python · Tcl

专业技能

模拟电路设计 · 数字逻辑综合 · 版图设计 · FPGA验证 · SPICE仿真

理论知识

半导体器件物理 · 信号与系统 · 嵌入式系统原理 · 通信电路

简历范文入门2026/6/30

数字/模拟IC设计工程师简历范文(电子/半导体校招)

数字/模拟IC设计工程师 电子/半导体 应届生

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