小柚

13800138000|xiaoyou_ic@163.com|上海市

个人总结

微电子专业应届生,专注于数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备完整的芯片模块开发与仿真经验。在校期间参与多款IP核的RTL设计与验证项目,熟悉VCS/Verdi等EDA工具链,对时序约束与时序分析有深入理解,致力于在高性能计算芯片领域深耕。

工作经历

数字IC验证实习生

紫光展锐

2025-07 - 2025-10
  • 基于UVM框架搭建PCIe控制器验证环境,编写Testcase覆盖正常传输、错误注入及边界场景,代码覆盖率从85%提升至96%。
  • 使用Verdi进行波形调试与故障定位,协助正式员工发现并修复3处关键的时序违例问题,确保模块按时交付流片。
  • 参与回归测试脚本优化,将单次回归测试耗时由4小时缩短至2.5小时,显著提升了验证迭代效率。

项目经历

基于RISC-V架构的CPU核设计与验证

校内实验室

2024-09 - 2025-01
  • 独立负责ALU、Register File及Control Unit模块的RTL代码编写,采用流水线技术优化关键路径,使主频达到200MHz。
  • 搭建SystemVerilog测试平台,设计随机激励生成器,实现指令集覆盖率100%,成功通过FPGA板级验证。
  • 针对数据冒险与控制冒险问题,引入前推机制与分支预测逻辑,性能较基础版本提升约35%。

高速UART接口IP核开发

课程设计

2024-03 - 2024-06
  • 完成支持多波特率自适应的UART收发模块设计,通过状态机优化减少资源占用,面积相比参考设计缩小15%。
  • 执行静态时序分析(STA),解决建立时间与保持时间违例问题,确保在PVT角下时序收敛。
  • 撰写详细的设计文档与时序约束文件,该项目获评学院“优秀课程设计”Top 5%。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言

Verilog · SystemVerilog · C/C++ · Python · Tcl

验证方法学

UVM · OVM · 断言(SVA) · 功能覆盖率 · 随机约束

EDA工具

VCS · Verdi · Design Compiler · PrimeTime · ModelSim

专业技能

时序分析(Setup/Hold) · 低功耗设计(Clock Gating) · FPGA原型验证 · Linux Shell

简历范文入门2026/7/2

数字IC设计/验证工程师简历范文(电子/半导体校招)

数字IC设计/验证工程师 电子/半导体 应届生

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核心亮点

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突出Verilog/SystemVerilog与UVM验证核心技能
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适用人群

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