普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
13812345678|xiaoyou_chip@163.com|南京市
个人总结
微电子专业应届生，专注于数字集成电路设计与验证。熟练掌握Verilog HDL及SystemVerilog，具备扎实的FPGA原型验证经验。在校期间独立完成多模块IP核设计与仿真，熟悉主流EDA工具链。期待在半导体领域深耕，以严谨的逻辑思维助力芯片研发落地。
工作经历
数字IC设计实习生
紫光展锐
- 参与低功耗蓝牙SoC中GPIO控制模块的RTL代码编写，基于Verilog实现状态机逻辑，代码覆盖率提升至98%。
- 协助资深工程师搭建UVM验证环境，编写Testcase覆盖边界条件，发现并修复3处潜在时序违例问题。
- 使用Python脚本自动化处理综合报告数据，将周报统计时间从4小时缩短至30分钟。
项目经历
基于FPGA的图像边缘检测系统
东南大学集成电路学院
- 独立设计Sobel算法硬件加速模块，采用流水线架构优化数据吞吐，在Xilinx Artix-7上实现1080P@60fps实时处理。
- 完成模块的功能仿真与时序约束，资源利用率控制在LUT 65%以内，功耗较软件实现降低40%。
- 撰写技术文档并组织项目答辩，获评校级优秀课程设计项目（前5%）。
RISC-V处理器核设计与验证
个人开源项目
- 基于RV32IM指令集构建单周期及五级流水线处理器，编写Verilog代码约2000行，通过所有标准测试用例。
- 搭建ModelSim仿真平台，设计定向测试向量覆盖中断异常处理机制，确保功能正确性。
- 在FPGA开发板上成功部署并运行嵌入式Linux系统，主频达到50MHz。
教育背景
东南大学
本科 · 微电子科学与工程
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
EDA工具
Vivado · ModelSim · Verdi · Design Compiler · PrimeTime
脚本与编程
Python · Tcl · C/C++ · Linux Shell
专业技能
数字电路设计 · FPGA原型验证 · UVM验证方法学 · 静态时序分析
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核心亮点
精准匹配芯片设计/验证工程师校招岗位需求
突出Verilog/FPGA/数字电路等半导体核心技能
优化项目经历以展示EDA工具与脚本语言能力
适用人群
本范文特别适合芯片设计/验证工程师岗位的求职者参考学习， 通过具体的工作经历和项目经验展示，帮助您了解如何突出半导体/集成电路 行业的核心竞争力。
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