2026恒越基金暑期实习：公募门槛与营销岗解析
解读恒越基金2026暑期实习招聘，分析公募行业门槛、公司规模优劣及营销/渠道岗位核心要求，助你判断投递价值。
小柚
13800138000|xiaoyou.ic@edu.cn|上海
个人总结
微电子硕士应届生，专注于数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学，具备完整的FPGA原型验证经验。在校期间主导过通信协议芯片模块开发，代码覆盖率达98%以上。渴望在半导体领域深耕，打造高性能通信芯片。
工作经历
数字IC设计实习生
紫光展锐
- 参与5G基带芯片中L1层控制模块的RTL代码编写，基于SystemVerilog实现状态机逻辑，通过时序约束优化将关键路径延迟降低15%。
- 搭建UVM验证环境，编写Testcase覆盖异常场景，协助团队将模块验证覆盖率从85%提升至96%，提前两周完成交付。
- 使用VCS进行仿真调试，定位并修复了3个跨时钟域（CDC）潜在风险，确保后端综合零报错。
FPGA逻辑开发工程师
成都某通信科技公司
- 协助资深工程师完成光传输设备中帧同步模块的维护，分析现网故障日志并复现问题。
- 优化状态机跳转逻辑，解决了特定抖动条件下偶发的失步问题，设备稳定性得到客户认可。
项目经历
高速SerDes接口控制器设计
电子科技大学微电子实验室
- 独立负责8b/10b编解码模块及弹性缓冲器（Elastic Buffer）的Verilog实现，支持2.5Gbps数据传输速率。
- 设计基于FIFO的时钟补偿机制，有效吸收发送端与接收端±200ppm的频率偏差，误码率低于1e-12。
- 在Xilinx Virtex-7 FPGA上完成原型验证，资源占用较参考设计减少10%，并通过SignalTap抓取波形验证逻辑正确性。
RISC-V处理器核定制与优化
开源芯片项目组
- 基于RV32IM指令集扩展自定义DSP指令，优化卷积运算效率，在相同频率下图像处理速度提升30%。
- 使用ModelSim进行功能仿真，编写Python脚本自动化生成测试向量，回归测试时间由4小时缩短至45分钟。
- 完成DC综合与形式验证，面积控制在0.08mm²（65nm工艺），功耗满足低功耗物联网节点需求。
教育背景
电子科技大学
硕士 · 集成电路工程
西安邮电大学
本科 · 电子信息工程
技能专长
设计语言
Verilog HDL · SystemVerilog · C/C++
验证方法
UVM · OVM · Assertion (SVA) · Coverage
EDA工具
Synopsys VCS · Design Compiler · Verdi · SpyGlass
FPGA工具
Vivado · Quartus II · ModelSim · SignalTap
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核心亮点
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突出 Verilog/SystemVerilog/UVM 项目实战
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适用人群
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