小柚

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个人总结

微电子专业应届生,专注于数字集成电路验证方向。熟练掌握SystemVerilog与UVM验证方法学,具备扎实的FPGA原型验证能力。在校期间完成多个基于RISC-V架构的SoC验证项目,熟悉从RTL设计到门级仿真的全流程。期待在芯片验证领域深耕,以严谨的逻辑思维助力高质量芯片交付。

工作经历

数字验证实习生

紫光展锐

2025-07 - 2025-10
  • 参与某款物联网通信芯片的子模块验证工作,基于UVM框架编写Testbench,覆盖率达到98%,成功发现3个功能性Bug并协助定位修复。
  • 优化回归测试脚本,将单次仿真运行时间从45分钟缩短至32分钟,提升验证迭代效率约28%。
  • 撰写验证计划与覆盖率分析报告,参与每周代码评审会议,学习工业界规范的验证流程与文档标准。

项目经历

基于RISC-V的简易SoC设计与验证

校内实验室

2024-09 - 2025-01
  • 主导CPU核心及总线互联模块的SystemVerilog建模,实现RV32IM指令集,通过ModelSim进行功能仿真,指令执行正确率100%。
  • 搭建UVM验证环境,设计随机激励生成器与自动检查机制,有效验证了中断控制器与DMA模块的并发访问场景。
  • 在Xilinx Artix-7 FPGA上完成综合与上板调试,系统主频稳定在50MHz,资源利用率控制在65%以内。

高速串行接口协议验证

课程设计

2024-03 - 2024-06
  • 针对自定义SPI协议进行验证方案设计,编写断言(SVA)监控时序违例,捕捉到2处建立保持时间冲突问题。
  • 利用Python构建自动化数据比对工具,将验证结果分析时间由人工的2小时压缩至10分钟,大幅提升调试效率。
  • 项目最终获评学院“优秀课程设计”,代码库被收录为下一届学生的参考范例。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言与EDA工具

SystemVerilog · Verilog HDL · UVM · Python/Tcl · Vivado · ModelSim · Verdi

专业知识

数字电路设计 · 计算机体系结构 · SOC架构 · 时序分析 · 低功耗设计

硬件平台

Xilinx FPGA · Intel FPGA · ARM Cortex-M · RISC-V

软技能

团队协作 · 技术文档撰写 · 问题分析与解决 · 英语读写

简历范文入门2026/7/17

芯片验证/硬件工程师简历范文(半导体/集成电路校招)

芯片验证/硬件工程师 半导体/集成电路 应届生

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核心亮点

精准匹配芯片验证/硬件工程师岗位需求(半导体/集成电路校招)
突出SystemVerilog与UVM验证环境搭建项目经验
展示数字电路理论基础与FPGA原型验证实战能力

适用人群

本范文特别适合芯片验证/硬件工程师岗位的求职者参考学习, 通过具体的工作经历和项目经验展示,帮助您了解如何突出半导体/集成电路 行业的核心竞争力。

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