小柚

13820268007|xiaoyou_ic@163.com|深圳市

个人总结

电子科学与技术专业应届生,专注于数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备完整的芯片前端设计流程实践经验。在校期间主导过两枚RISC-V核的FPGA验证项目,熟悉VCS、Verdi等主流EDA工具,渴望在高性能计算芯片领域深耕。

工作经历

数字IC设计实习生

海思半导体

2025-07 - 2025-10
  • 参与某款AI加速芯片的子系统模块设计,使用Verilog完成数据通路逻辑编写,代码覆盖率提升至98%。
  • 协助资深工程师进行时序约束分析,优化关键路径延迟,使模块最高工作频率从450MHz提升至520MHz。
  • 编写Tcl脚本自动化处理综合报告数据,将每日回归测试的分析时间从2小时缩短至20分钟。

项目经历

基于RISC-V架构的处理器核设计与验证

校内集成电路实验室

2024-09 - 2025-06
  • 独立设计并实现支持RV32IMC指令集的5级流水线CPU核,在Xilinx Artix-7 FPGA上成功点亮,主频达125MHz。
  • 搭建基于SystemVerilog和UVM的验证环境,编写超过50个测试用例,覆盖中断异常、总线冲突等复杂场景,Bug检出率提升30%。
  • 负责性能评估与功耗分析,通过引入分支预测机制,使SPEC CPU2006基准测试得分提升15%。

高速串行接口(SERDES)控制器仿真

课程设计项目

2024-03 - 2024-06
  • 设计符合PCIe Gen3标准的链路层控制器,使用Verilog实现8b/10b编解码及弹性缓冲区逻辑。
  • 利用VCS进行功能仿真与门级仿真,定位并修复了3个深层次的时序违例问题,确保建立保持时间余量大于0.5ns。
  • 撰写详细的设计文档与时序分析报告,该项目获评学院“优秀毕业设计”前5%。

教育背景

广东工业大学

本科 · 电子科学与技术

2022-09 - 2026-06

技能专长

编程语言

Verilog HDL · SystemVerilog · C/C++ · Python · Tcl

EDA工具

Synopsys VCS · Verdi · Design Compiler · Xilinx Vivado · ModelSim

专业技能

数字电路设计 · UVM验证方法学 · FPGA原型验证 · 静态时序分析(STA) · RISC-V架构

基础理论

计算机体系结构 · 半导体物理 · 信号与系统 · 数字信号处理

校招简历入门2026/8/7

芯片设计/验证工程师简历范文(电子/半导体校招)

芯片设计/验证工程师 电子/半导体 应届生

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