小柚

13812345678|xiaoyou_ic@163.com|苏州市

个人总结

微电子专业应届生,专注数字IC设计与验证方向。熟练掌握Verilog/SystemVerilog语言,具备FPGA原型验证及Cadence工具链实战经验。在校期间完成多个流片级项目,熟悉芯片测试流程,渴望在半导体领域深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某通信基带芯片模块的RTL代码编写,使用Verilog实现数据路径控制逻辑,代码覆盖率提升至98%。
  • 协助搭建UVM验证环境,编写测试用例30+个,发现并修复5处潜在时序违例问题。
  • 配合后端团队进行综合约束制定,优化关键路径延迟约12%,满足时序收敛要求。

项目经历

基于RISC-V的简易CPU设计与FPGA验证

校内实验室

2024-09 - 2025-01
  • 独立设计支持32条基础指令的RISC-V核,采用五级流水线架构,主频达到50MHz。
  • 使用SystemVerilog构建自动化验证平台,通过随机激励覆盖所有分支跳转场景。
  • 在Xilinx Artix-7 FPGA上成功部署并运行冒泡排序程序,资源占用率控制在65%以内。

低功耗UART接口控制器设计

课程项目

2024-03 - 2024-06
  • 设计支持动态电压频率调节(DVFS)的UART模块,空闲功耗降低40%。
  • 利用Cadence Virtuoso进行前后端仿真,确保在不同PVT条件下功能正确性。
  • 撰写完整的设计文档与测试报告,获评学院“优秀课程设计”前5%。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog · SystemVerilog · VHDL

EDA工具

Cadence Virtuoso · Synopsys Design Compiler · Mentor Graphics ModelSim · Xilinx Vivado

验证方法学

UVM · OVM · 断言覆盖 · 随机约束测试

专业知识

数字电路设计 · 计算机体系结构 · 低功耗设计 · 时序分析 · 芯片测试

脚本与编程

Python · Tcl · C/C++ · Linux Shell

校招简历入门2026/8/13

IC设计/验证工程师简历范文(电子/半导体校招)

IC设计/验证工程师 电子/半导体 应届生

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