小柚

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个人总结

微电子专业应届生,专注数字IC前端设计与验证。熟悉Verilog HDL编码规范,具备完整的从RTL设计到STA时序分析项目经验。在校期间主导过两款小型SoC模块开发,代码覆盖率达标率98%以上。渴望在芯片领域深耕,用严谨的逻辑设计助力国产芯突破。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某物联网芯片UART控制模块的RTL代码编写与优化,通过状态机重构将模块面积缩减了12%。
  • 协助资深工程师进行DC综合约束设置,独立排查并修复了3处建立时间违例问题,确保时序收敛。
  • 编写Tcl脚本自动化处理每日回归测试报告,将团队整理数据的时间从每天1小时缩短至10分钟。

项目经历

基于RISC-V的简易CPU核设计

校内重点实验室

2024-09 - 2025-01
  • 作为项目组长,带领4人团队完成支持32条基础指令的CPU核设计,采用五级流水线架构。
  • 负责取指与译码模块的Verilog实现,并在FPGA上成功验证,主频达到50MHz。
  • 使用VCS进行功能仿真,构建覆盖分支跳转、中断处理的测试用例集,代码覆盖率达到96%。

高速SPI接口控制器设计与验证

数字电路课程设计

2024-03 - 2024-06
  • 独立设计支持Mode 0-3的全双工SPI控制器,实现了可配置的分频系数与数据位宽。
  • 运用UVM方法学搭建验证环境,通过随机约束激励发现并修复了2个深层逻辑Bug。
  • 完成STA时序分析报告,在典型工艺角下建立时间裕量保留0.5ns,满足时序要求。

教育背景

杭州电子科技大学

本科 · 集成电路设计与集成系统

2022-09 - 2026-06

技能专长

设计语言与工具

Verilog HDL · SystemVerilog · Vivado · ModelSim

EDA工具链

Synopsys Design Compiler · PrimeTime (STA) · VCS · Verdi

专业知识

数字电路设计 · 计算机体系结构 · 静态时序分析 · FPGA验证

脚本与系统

Linux Shell · Tcl · Python · Git版本管理

校招简历入门2026/8/17

芯片设计工程师简历范文(电子/半导体校招)

芯片设计工程师 电子/半导体 应届生

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核心亮点

精准匹配电子/半导体校招需求
突出Verilog与数字电路设计实战项目
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适用人群

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