小柚

13820268899|xiaoyou_ic@163.com|深圳市

个人总结

微电子专业应届生,专注数字IC前端设计。熟练掌握Verilog/SystemVerilog,具备FPGA原型验证及静态时序分析实战经验。在校期间完成多个RTL设计项目,代码风格规范,对低功耗设计有深入理解。期望在电子/半导体行业深耕,成为一名优秀的数字IC设计工程师。

工作经历

数字IC设计实习生

海思半导体

2025-07 - 2025-10
  • 参与某款通信芯片的UART模块RTL设计与验证,使用SystemVerilog编写测试平台,覆盖率达到98%,发现并修复3个潜在时序违例问题。
  • 协助资深工程师进行静态时序分析(STA),利用PrimeTime工具优化关键路径,使模块最高工作频率从150MHz提升至180MHz。
  • 负责部分IP核的集成工作,编写Tcl脚本自动化处理综合流程,将日常构建时间缩短了30%。

项目经历

基于RISC-V的简易CPU设计

校内实验室

2024-09 - 2025-01
  • 独立设计并实现支持32条指令集的RISC-V处理器内核,采用五级流水线架构,在FPGA上成功点亮并运行冒泡排序算法。
  • 针对数据冒险和控制冒险设计转发单元和分支预测逻辑,使流水线停顿周期减少45%,IPC(每周期指令数)提升约1.2倍。
  • 使用Verilog编写代码,通过ModelSim进行功能仿真,并利用Vivado完成综合与布局布线,资源利用率控制在65%以内。

高性能图像边缘检测加速器

课程设计

2024-03 - 2024-06
  • 设计基于Sobel算子的硬件加速模块,采用并行计算架构处理1080P视频流,帧率稳定在60fps,延迟低于20ms。
  • 优化存储访问策略,引入行缓冲器(Line Buffer)减少DDR读写次数,系统功耗降低约15%。
  • 完成从算法Matlab建模到Verilog RTL实现的完整流程,并通过FPGA板级验证,输出图像信噪比优于软件实现方案。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言与标准

Verilog · SystemVerilog · C/C++ · Python

EDA工具链

Vivado · Quartus · ModelSim · VCS · Design Compiler · PrimeTime

核心技能

RTL设计 · FPGA原型验证 · 静态时序分析(STA) · UVM验证方法学

专业知识

计算机体系结构 · 数字信号处理 · 低功耗设计 · AMBA总线协议

简历范文入门2026/10/10

数字IC设计工程师简历范文(电子/半导体校招)

数字IC设计工程师 电子/半导体 应届生

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核心亮点

精准匹配电子/半导体校招需求
突出Verilog与RTL设计项目经验
优化静态时序分析与FPGA实战亮点

适用人群

本范文特别适合数字IC设计工程师岗位的求职者参考学习, 通过具体的工作经历和项目经验展示,帮助您了解如何突出电子/半导体 行业的核心竞争力。

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