请谈谈你在项目中封装的数据结构对CPU cache line（缓存行）的影响，以及你是如何优化缓存利用率的？

回答思路

1. 能解释cache line的基本概念及伪共享（false sharing）问题
2. 能结合具体项目说明数据结构设计对缓存命中率的影响
3. 能提出实际的优化手段，如字段重排、对齐、填充或分离热点字段
4. 能给出优化前后的性能对比或验证手段