在 Verilog 中，wire 和 reg 类型有什么区别及各自的使用场景？

回答思路

1. 能说明 wire 用于线网型，由连续赋值或模块端口驱动
2. 能说明 reg 用于变量型，通常在 always/initial 块中赋值
3. 能理解若在 always 中给 wire 赋值可在特定条件下使用（如 logic）
4. 能举例说明各自典型使用场景（组合逻辑 vs 时序逻辑）