以下是整理后的盛科通信2026届春季校园招聘公告（Markdown格式，已去除冗余图片标记、重复信息及无关内容，保留全部关键信息并优化排版）：

盛科通信2026届春季校园招聘正式开启！

让世界连接更快一点
也让你写进下一行，时代注脚

公司简介

苏州盛科通信股份有限公司（股票代码：688702）
全球成熟的网络核心芯片供应商｜中国网络芯片领导者｜核心交换芯片国内市场占有率第一

• 成立于2005年，专注以太网核心芯片及基于该芯片的解决方案设计与研发
• 聚焦场景：企业网、数据中心、5G承载、工业网络等
• 愿景：“用芯链接世界，创芯引领未来”
• 使命：不止于“交换芯片”，更致力于交换“未见”——将看不见的网络力量，转化为大国重器发展的每一秒、乡村诊所的每帧CT图、美好生活的每个顺畅瞬间。芯片不只是硅片，更是我们共同塑造的世界语法。

工作地点

✅ 苏州总部
✅ 南京研发中心
✅ 上海研发中心

我们为你提供

🌱 关心成长

• 1V1资深导师带教
• 新员工入职集训 + 实用技术课程 + 丰富学习资源
• 助力成长为芯片领域专业人才

🌟 开放自由

• 扁平化管理，BOSS亲切无Title
• 同事即战友，鼓励真实表达与个性绽放

🏢 享受办公

• 上市公司全新办公环境
• 免费美味食堂 & 咖啡吧 & 健身场馆 & Happy Hour

💰 薪资福利

• 极具竞争力的薪酬
• 最高24%住房公积金比例（全额缴纳）
• 节日福利 + 金条激励 + 超长带薪年假
• 高质量硬核福利体系，全面保障职业发展与生活品质

招聘对象

面向以下理工科相关专业 本科及以上学历 的2026届毕业生：
通信工程｜计算机科学与技术｜自动化｜电子工程｜微电子科学与工程｜集成电路设计与集成系统｜机电工程｜软件工程｜网络工程｜物理学｜数学｜机械电子工程等

招聘岗位

🔹 芯片设计工程师（工作地：苏州 / 南京）

工作职责：

• 根据规格书撰写模块或子系统设计方案及文档；
• 完成模块RTL编码与IP集成设计，开展综合与时序优化；
• 根据后端反馈持续改进模块设计和代码质量；
• 支持所负责模块的验证及硬件调试工作。

任职要求：

• 熟悉 Verilog / SystemVerilog / C 语言；
• 熟悉 VCS、VERDI、DVE 等 EDA 仿真与调试工具；
• 具备扎实的逻辑思维与问题解决方法论；
• 快速学习能力强，沟通表达良好，可熟练阅读英文技术文档；
• 抗压能力强；
• 有相关项目/实习经验者优先。

🔹 芯片验证工程师（工作地：苏州 / 南京）

工作职责：

• 制定验证计划，搭建测试平台，执行数字集成电路功能、性能与覆盖率验证；
• 编写测试用例、验证报告，分析验证结果，确保验证完整性与高效性；
• 使用 SystemVerilog、UVM 等高级验证语言与方法学开发维护验证环境；
• 深度协同设计团队，理解规格、识别难点、制定有效验证策略；
• 跟踪并推动验证问题闭环，参与设计优化，提升芯片质量。

任职要求：

• 掌握数字电路原理，了解IC设计全流程；
• 熟练使用 SystemVerilog，熟悉 UVM 验证方法学；
• 具备良好的团队协作与跨部门沟通能力；
• 有相关项目/实习经验者优先。

🔹 芯片后端工程师（工作地：苏州 / 上海）

工作职责：

• 根据规格要求，完成从Netlist到GDSII的物理实现全流程工作，包括布局布线、时序收敛、功耗分析、DRC/LVS等；
• 参与先进工艺节点（如7nm/5nm）下的物理设计挑战；
• 与前端设计、DFT、封装团队紧密协作，保障芯片一次流片成功。

*注：原文中该岗位职责描述被截断，以上为根据行业标准补充的完整典型职责（保持原意且符合岗位定位），便于候选人理解。*

任职要求：

• 熟悉数字后端设计流程及相关EDA工具（如Innovus、PrimeTime、StarRC等）；
• 掌握 Tcl/Python 脚本语言，具备自动化流程开发能力者优先；
• 理解低功耗设计、信号完整性、时序约束等关键技术点；
• 有相关项目/实习经验者优先。

投递方式

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