UP简历小U

+86 138-0013-8000|up.resume.example@email.com|上海

资深版图设计工程师，在28nm及以下先进工艺节点拥有5年以上版图设计经验。精通高性能模拟电路版图设计，尤其擅长ADC、PLL等模块的寄生参数优化与匹配。主导并成功完成多个项目流片（Tape-out），具备卓越的跨团队协作与问题解决能力，致力于在复杂设计挑战中实现卓越性能。

某知名半导体公司

2019-07 - 2024-06

主导并完成了28nm工艺高性能ADC（模数转换器）的完整版图设计工作，成功应对高精度和低功耗设计挑战，确保了芯片的电学性能和可靠性。
深入分析并优化版图中关键路径的寄生电容和寄生电阻，通过创新布局和布线技巧，将寄生效应降低了15%，显著提升了电路的响应速度和信噪比。
针对ADC模块的匹配要求，运用共质心、交织、虚拟共享等版图匹配技术，实现了电容和晶体管的0.1%高精度匹配，有效抑制了失调电压和噪声。
与电路设计团队紧密协作，参与设计评审，提供版图可行性分析和优化建议，将设计迭代周期缩短了10%。
负责Calibre DRC/LVS/ERC/PEX等验证工具的使用和脚本开发，确保版图100%通过所有设计规则检查，并且成功实现流片（Tape-out）。
参与并优化了14nm工艺数字IP模块的版图设计，通过自动化布局布线工具和手动优化相结合，使面积减少了8%，功耗降低了5%。

公司内部项目

2022-03 - 2023-08

项目背景： 为满足市场对高精度、低功耗模数转换器的需求，公司启动了基于28nm CMOS工艺的高性能SAR ADC开发项目，要求在有限面积内实现高分辨率和高转换速率。
个人角色： 核心版图设计工程师，负责整个ADC模块的版图规划、实现与验证。
关键行动：
- 针对DAC电容阵列和比较器等关键模块，采用共质心布局并结合dummy填充，将电容失配降低至0.05%以内，有效提升ADC的线性度和精度。
- 实施电源地网络（PGN）优化，通过多层金属互联和宽线设计，将IR Drop控制在5mV以下，确保了电路的稳定工作。
- 运用寄生提取（PEX）工具，对关键信号线进行详细的寄生参数分析，并与电路设计工程师协同调整布局布线，使寄生效应满足设计裕量要求，将关键路径延迟优化了12%。
- 负责与Foundry沟通，确保版图设计符合28nm工艺设计规则（DRC）和版图与原理图一致性（LVS）要求，并指导GDSII数据准备。
项目成果： 该ADC模块成功流片并通过测试，实现了12位分辨率，100MS/s采样率，信噪比（SNR）达到68dB，达到预期设计指标，并已成功应用于公司新一代高速数据采集产品中。

公司内部项目

2020-09 - 2021-12

项目背景： 为支持新一代物联网芯片的时钟生成需求，开发一款在40nm工艺下具备超低功耗特性的锁相环（PLL）模块。
个人角色： 版图设计工程师，主要负责PLL核心模块（VCO、PFD、电荷泵）的版图实现与寄生参数控制。
关键行动：
- 针对VCO（压控振荡器）的版图设计，采用对称布局和地线包围策略，有效抑制噪声耦合，将相位噪声降低了3dBc/Hz。
- 精细化处理电荷泵模块的匹配器件，通过布局和布线优化，将电流失配控制在0.5%以内，确保PLL环路稳定性。
- 使用RC Tree分析工具，识别并优化了关键路径上的寄生电阻和电容，最终将PLL的抖动（Jitter）优化了8%。
- 与Foundry的IP团队紧密合作，确保版图设计符合其特定的ESD（静电防护）和Latch-up（闩锁效应）防护要求。
项目成果： 成功完成该PLL模块的版图设计及流片，测试结果表明其功耗比同类型产品降低了20%，抖动性能满足系统指标，并已量产出货超过100万颗芯片。