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2025-08-14
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模板亮点
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相关标签
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适用人群
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模板内容
UP简历 小U
+86 138 0013 8000|xiaou.up@example.com|上海
个人总结
资深数字IC设计工程师，精通数字前端设计、验证及综合流程，具备扎实的Verilog/SystemVerilog编码能力和FPGA/ASIC开发经验。主导完成多个复杂IP模块和SoC芯片设计与验证，有效提升设计效率和芯片性能。致力于在数字IC设计领域持续深耕，追求技术卓越与创新。
工作经历
数字IC设计工程师
某知名半导体公司
- 负责高性能通信芯片中数字信号处理（DSP）模块的架构设计、RTL编码（Verilog）与功能验证，确保其满足Gbps级别的数据吞吐需求。
- 主导开发并优化了低功耗DDR控制器IP，通过采用门控时钟和多电压域技术，成功将IP功耗降低20%，并使其在多种工作模式下均稳定运行。
- 参与ASIC前端设计流程，包括逻辑综合（Synopsys DC）、形式验证（Formality）及静态时序分析（PrimeTime），协助后端团队完成布局布线，最终芯片流片成功率达到98%。
- 独立负责复杂数字IP模块的UVM验证平台搭建与测试用例编写，发现并定位15+个设计缺陷，有效提升设计质量，项目周期缩短10%。
- 与软件团队紧密协作，完成了硬件-软件协同调试，确保芯片功能在系统层面的正确性。
项目经历
高速以太网MAC控制器IP设计
公司内部项目
- 项目背景： 为满足新型网络设备对高带宽、低延迟的需求，团队需设计一款高性能10Gbps以太网MAC控制器IP。
- 个人角色： 核心设计工程师，负责MAC层协议解析、数据封装/解封装模块的RTL设计与功能验证。
- 关键技术与方法： 采用流水线架构和并行处理技术提升数据吞吐量；基于IEEE 802.3标准进行协议实现；使用SystemVerilog和UVM搭建验证环境，覆盖率达到95%。
- 项目成果： 成功设计并验证了MAC控制器IP，其数据吞吐量达到10Gbps，误码率低于10^-12。该IP已集成到公司下一代网络交换芯片中，为产品性能提升提供关键支持。
RISC-V处理器核设计与验证
硕士毕业设计项目
- 项目背景： 基于RISC-V指令集架构设计一款五级流水线处理器核，旨在深入理解处理器设计原理并实践数字IC设计全流程。
- 个人角色： 项目负责人，全面负责RTL设计、功能仿真、逻辑综合与FPGA验证。
- 关键技术与方法： 采用Verilog HDL完成流水线控制逻辑、ALU、寄存器文件等模块设计；使用ModelSim进行功能仿真，并编写C语言测试程序进行指令集验证；通过Vivado工具链将设计综合并部署到Xilinx Artix-7 FPGA开发板上，验证其功能正确性。
- 项目成果： 成功实现并验证了RISC-V处理器核，在FPGA上实现主频达100MHz，并通过了RISC-V指令集测试用例集的90%测试项，为后续学术研究和产业应用奠定了基础。
教育背景
上海交通大学
硕士 · 集成电路工程
华中科技大学
本科 · 微电子科学与工程
- 主修课程：数字集成电路设计、模拟集成电路设计、VLSI设计与实现、嵌入式系统、半导体器件物理。
- 参与导师的国家级科研项目，深入研究了高性能数字信号处理器的架构优化，并成功应用于实际芯片设计中，论文被EI收录。
- 荣获“优秀毕业生”称号及“学业一等奖学金”。
- 系统学习了电路原理、数字电子技术、模拟电子技术、半导体物理等专业基础课程。
- 在校期间积极参与电子设计竞赛，获得省级二等奖，锻炼了实际动手能力和团队协作能力。
- 担任班级学习委员，协助老师组织学习活动，获得“优秀班干部”称号。
技能专长
数字IC设计
RTL设计 · 逻辑综合 · 形式验证 · 静态时序分析 · 低功耗设计
编程语言与脚本
Verilog · SystemVerilog · C/C++ · Python · Tcl
验证方法学
UVM · VCS · QuestaSim · 仿真调试
EDA工具
Synopsys DC · PrimeTime · Formality · Cadence Genus · Vivado
硬件描述语言
Verilog HDL · SystemVerilog
FPGA/ASIC开发
Xilinx · Altera · ASIC流程
证书资质
国家英语六级证书
教育部考试中心
具备熟练的英语阅读、写作和听力能力。
大学计算机二级证书
教育部考试中心
掌握计算机基础知识和基本操作技能。
获奖经历
优秀毕业生
上海交通大学
表彰在学业成绩、科研能力和综合素质方面表现突出的毕业生。
学业一等奖学金
上海交通大学
基于优异的学业成绩和科研表现获得。
电子设计竞赛省级二等奖
湖北省教育厅
在团队合作中完成复杂电子系统设计，获得省级荣誉。
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