数字/模拟IC设计工程师简历模板（电子/半导体校招）
专为电子/半导体行业应届生打造的IC设计工程师简历模板，突出模拟集成电路设计、数字集成电路设计、版图设计及CAD开发等核心技能。采用清晰的技术栈展示布局，适合校招场景，帮助求职者高效呈现项目经历与专业能力，提升简历通过率。
模板亮点
- 突出IC设计核心技能模块
- 校招项目经历优化布局
- 专业技术栈可视化展示
- 简洁清晰的排版风格
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适用人群
本模板特别适合数字/模拟IC设计工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在电子/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
微电子专业背景，具备扎实的模拟与数字集成电路设计理论基础。熟悉Cadence、Synopsys等主流EDA工具链，拥有完整的从规格定义到版图验证的流片实习经验。在低功耗电源管理及高速接口电路设计方面有深入实践，代码规范严谨，致力于成为一名优秀的IC前端设计工程师。
工作经历
模拟IC设计实习生
紫光展锐
- 参与新一代物联网芯片电源管理模块（PMU）的开发，负责Bandgap基准源及LDO调节器的电路仿真与优化，在-40℃至125℃温区内将输出电压偏差控制在±1.5%以内。
- 协助资深工程师完成全定制版图绘制，利用Dummy填充技术有效匹配器件应力，使关键匹配管对的失配率降低至0.1%以下，顺利通过DRC/LVS验证。
- 编写Tcl脚本自动化处理HSPICE仿真数据，将回归测试的数据整理时间从每天2小时缩短至15分钟，显著提升了团队迭代效率。
数字IC验证实习生
平头哥半导体
- 基于UVM方法论搭建SPI控制器验证环境，编写受约束的随机测试用例，覆盖率达到98%，成功发现并协助修复了3个时序逻辑缺陷。
- 参与RISC-V处理器内核的后端物理实现流程，协助进行时钟树综合（CTS）与时序收敛分析，确保建立时间和保持时间余量均大于0.1ns。
- 使用Verilog HDL完成特定算法加速模块的RTL编码，经综合后面积较参考设计减少12%，动态功耗降低8%。
项目经历
高精度SAR ADC设计与仿真
电子科技大学实验室
- 独立设计一款12位50MS/s SAR ADC，采用电容阵列DAC结构，通过引入冗余位校准技术，有效消除了电容失配带来的非线性误差。
- 完成从行为级建模到晶体管级电路的完整设计流程，在典型工艺角下测得SNR为71dB，SFDR达到82dB，满足预期指标。
- 主导版图规划与布局，采用共质心结构排列电容阵列，并利用屏蔽环隔离噪声干扰，确保模拟核心区域的信号完整性。
基于FPGA的视频图像采集系统
全国大学生集成电路创新创业大赛
- 负责系统顶层架构设计及CMOS Sensor接口驱动开发，实现1080P@60fps视频流的实时采集与缓存，帧同步误差小于1个像素周期。
- 设计基于FIFO的跨时钟域数据处理模块，解决了高速数据流传输中的丢帧问题，系统连续运行72小时无故障。
- 该作品在全国总决赛中从300余支队伍中脱颖而出，荣获全国二等奖，展示了扎实的数模混合系统设计能力。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
IC设计工具
Cadence Virtuoso · Synopsys HSPICE · Mentor Graphics Calibre · Virtuoso Layout Suite
数字逻辑与验证
Verilog HDL · SystemVerilog · UVM验证方法学 · Vivado · ModelSim
编程语言
Tcl · Python · C/C++ · MATLAB
专业技能
模拟电路设计 · 数字后端流程 · 版图设计规则(DRC/LVS) · 静电放电保护(ESD)
证书资质
Cadence Virtuoso模拟集成电路设计认证
Cadence Design Systems
英语六级证书（CET-6）
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛全国二等奖
中国半导体行业协会
参赛项目《基于FPGA的高清视频采集处理系统》，负责核心逻辑设计与系统联调。
国家励志奖学金
教育部
表彰在学术成绩与科研创新方面的优异表现，获奖比例前3%。
优秀毕业生
电子科技大学
授予综合素质优秀、专业能力突出的应届毕业生。
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