数字IC设计工程师简历模板（通信/半导体校招）
专为通信与半导体行业校招应届生打造的数字IC设计工程师简历模板。突出Verilog编程、数字电路设计、FPGA开发及NPU架构等核心技能，结构清晰专业，帮助求职者高效展示项目经验与技术实力，轻松通过大厂简历筛选。
模板亮点
- 聚焦IC设计核心技能展示
- 适配校招场景的项目经历排版
- 突出FPGA与NPU架构技术栈
- 专业简洁的工程技术风格
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适用人群
本模板特别适合数字IC设计工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在通信/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
微电子专业应届硕士，聚焦数字IC前端设计与验证。熟悉Verilog HDL语言及UVM验证方法学，具备NPU架构算法映射与FPGA原型验证实战经验。在校期间主导完成多轮流片项目的前端逻辑设计，追求低功耗与高面积效率的平衡，致力于在通信或半导体领域深耕芯片研发。
工作经历
数字IC设计实习生
紫光展锐
- 参与5G基带芯片中NPU加速模块的RTL代码编写，基于Verilog实现卷积运算单元，通过流水线优化将关键路径延迟降低15%。
- 协助完成模块级功能验证，搭建SystemVerilog测试平台，覆盖率达到98%，提前两周发现并修复了3处数据竞争隐患。
- 配合后端团队进行综合约束分析，优化面积功耗比，使该模块在28nm工艺下面积减少约8%。
项目经历
基于RISC-V的低功耗NPU加速器设计
电子科技大学集成电路实验室
- 独立负责加速器核心计算阵列的数字电路设计，采用脉动阵列架构处理矩阵乘法，支持INT8量化推理。
- 在Xilinx Zynq UltraScale+ FPGA上进行原型验证，成功部署ResNet-18模型，推理速度达到120fps，能效比优于通用GPU方案3倍。
- 设计动态电压频率调整（DVFS）策略，在低负载场景下功耗降低40%，相关成果发表IEEE会议论文一篇。
高速串行接口SerDes控制器开发
校企合作联合实验室
- 负责SerDes接收端时钟数据恢复（CDR）模块的逻辑设计，利用过采样技术解决高频信号同步问题。
- 完成从行为级建模到门级网表的完整流程，在TSMC 40nm工艺库下综合，最高工作频率突破1.2GHz。
- 编写自动化脚本解析波形数据，将回归测试时间从人工的4小时缩短至20分钟，显著提升迭代效率。
教育背景
电子科技大学
硕士 · 微电子学与固体电子学
西安电子科技大学
本科 · 电子信息工程
技能专长
设计语言与仿真
Verilog HDL · SystemVerilog · VHDL · UVM验证方法学
EDA工具链
Synopsys Design Compiler · Cadence Genus · VCS · Verdi · ModelSim
架构与协议
NPU架构 · RISC-V指令集 · AMBA总线协议 · PCIe/SerDes
脚本与系统
Python · Tcl · Linux Shell · FPGA开发(Xilinx/Altera)
证书资质
Cadence数字前端设计认证工程师
Cadence Design Systems
英语六级（CET-6）
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛一等奖
中国半导体行业协会
作为队长带领团队完成AIoT芯片设计，负责核心算法硬件化落地，从全国500支队伍中脱颖而出。
研究生国家奖学金
教育部
表彰在科研创新与学术成绩方面的优异表现，获奖比例前2%。
优秀硕士学位论文
电子科技大学
论文《面向边缘计算的稀疏神经网络加速器设计》获评校级优秀，并在企业转化评估中获得A级评价。
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