IC设计/验证工程师简历模板(半导体/集成电路校招)简历模板预览
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IC设计/验证工程师简历模板(半导体/集成电路校招)

2026-07-20

专为半导体与集成电路行业应届生打造的IC设计/验证工程师简历模板。该模板重点突出Verilog、VCS、Cadence等核心工具技能,以及时序分析与数字电路专业知识。结构清晰,能够完美展示项目经历与专业技能,帮助校招求职者在激烈的竞争中脱颖而出,精准匹配芯片设计公司的人才需求。

模板亮点

  • 突出Verilog/VCS/Cadence等核心EDA工具技能
  • optimized 时序分析与数字电路项目展示模块
  • 符合半导体行业校招标准的排版布局
  • 强调学术成果与实习经历的平衡展示

相关标签

#IC设计 #验证工程师 #半导体简历 #集成电路校招 #Verilog #VCS #Cadence #时序分析 #数字电路

适用人群

本模板特别适合IC设计/验证工程师岗位的求职者使用,具备应届生工作经验的专业人士, 通过技术类风格的设计,帮助您在半导体/集成电路 行业中脱颖而出,展现专业形象和核心竞争力。

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模板内容

小柚

13800138000|xiaoyou.ic@edu.cn|上海

个人总结

微电子专业应届生,专注于数字IC设计与验证方向。熟悉Verilog HDL编程及UVM验证方法学,具备扎实的时序分析与数字电路基础。在校期间主导过两颗IP核的RTL设计与仿真验证,能够熟练使用VCS、Verdi及Cadence工具链。追求代码质量与覆盖率,渴望在芯片研发一线深耕技术。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与低功耗蓝牙SoC中GPIO控制模块的RTL代码编写,基于Verilog实现状态机逻辑,代码行数约1200行。
  • 使用VCS搭建仿真环境,编写Testcase覆盖边界条件,将模块功能覆盖率从85%提升至98%。
  • 协助资深工程师进行静态时序分析(STA),修复了3处建立时间违例问题,确保模块在100MHz频率下稳定运行。

项目经历

基于RISC-V的简易CPU核设计

电子科技大学集成电路实验室

2024-09 - 2025-01
  • 独立设计支持32条基本指令的5级流水线CPU,采用Verilog HDL完成数据通路与控制单元的编码。
  • 利用ModelSim进行功能仿真,设计自动化测试脚本比对Golden Model结果,指令执行正确率达到100%。
  • 在FPGA平台上完成综合与上板验证,资源利用率控制在LUT的65%以内,最高工作频率达到80MHz。

高速UART接口IP核验证

课程设计项目

2024-03 - 2024-06
  • 基于UVM方法学搭建验证平台,配置Agent、Driver及Monitor组件,实现了对UART收发功能的自动化验证。
  • 编写受约束的随机激励,重点覆盖波特率异常、FIFO溢出等 Corner Case,发现并协助修复了2个深层逻辑Bug。
  • 输出完整的验证报告与覆盖率分析报告,代码覆盖率与功能覆盖率均满足预设的95%准入标准。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06
主修数字集成电路设计、半导体物理、信号与系统等核心课程,GPA 3.8/4.0,连续三年获得校级一等奖学金。

技能专长

设计语言与协议

Verilog HDL · SystemVerilog · AMBA AXI/AHB · RISC-V架构

EDA工具链

Synopsys VCS · Verdi Debug · Cadence Genus · Xilinx Vivado

验证与方法学

UVM验证方法学 · Lint检查 · CDC跨时钟域分析 · 覆盖率驱动验证

脚本与系统

Python · Tcl · Linux Shell · Makefile

证书资质

Cadence数字前端设计认证

Cadence Design Systems

2025-03

英语六级证书

教育部考试中心

2023-12

获奖经历

全国大学生集成电路创新创业大赛二等奖

中国半导体行业协会

2025-08

参赛作品《低功耗AI加速器设计》在总决赛中获得高度评价,展示了优秀的架构设计与功耗优化能力。

国家励志奖学金

教育部

2024-10

表彰在学术研究与创新实践中的优异表现,获奖比例前3%。

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