数字IC设计工程师简历模板（电子/半导体校招）
专为电子与半导体行业校招应届生打造的数字IC设计工程师简历模板。重点突出Verilog、System Verilog、RTL设计及ASIC设计流程等核心技能，完美适配Innovus等EDA工具使用经验展示。结构清晰，专业性强，帮助求职者在校招中脱颖而出。
模板亮点
- 针对IC设计岗位优化的专业技能模块
- 突出RTL设计与验证项目经历
- 清晰展示EDA工具（Innovus）掌握程度
- 符合半导体行业校招筛选标准
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适用人群
本模板特别适合数字IC设计工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在电子/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
电子科学与技术专业应届生，专注于数字IC前端设计验证。具备扎实的数电模电基础，熟练掌握Verilog/SystemVerilog语言及UVM验证方法学。在校期间完成多款RISC-V处理器核的RTL设计与FPGA原型验证，熟悉ASIC设计全流程工具链。对低功耗设计有深入理解，期待在芯片研发领域深耕。
工作经历
数字IC设计实习生
紫光展锐
- 参与5G基带芯片中DSP子模块的RTL代码编写与优化，基于SystemVerilog实现数据通路控制逻辑，代码覆盖率提升至98%。
- 协助资深工程师进行时序收敛分析，利用PrimeTime定位并修复了3处关键路径违例，使模块工作频率从400MHz提升至450MHz。
- 搭建自动化回归测试环境，编写Tcl脚本批量处理综合报告，将版本迭代验证周期缩短了20%。
项目经历
基于RISC-V架构的多核处理器设计
电子科技大学微电子学院
- 独立负责取指、译码及执行单元的RTL设计，采用流水线技术优化指令吞吐率，在Xilinx Artix-7 FPGA上成功上板验证。
- 设计并实现了基于AXI4-Lite总线的片上互联架构，支持多主设备并发访问，系统整体功耗降低15%。
- 使用Verilog编写测试平台，覆盖异常中断、Cache一致性等边界场景，累计发现并修复逻辑缺陷20余个。
低功耗AI加速器IP核开发
校级科研项目
- 针对卷积神经网络计算特点，设计专用脉动阵列架构，通过时钟门控和电源门控技术显著降低动态功耗。
- 负责数据流控制器的状态机设计与仿真，确保在高频工作下的数据无丢失，资源利用率优化至85%以上。
- 配合后端团队完成DC综合与形式验证，确保RTL代码与网表功能一致，一次性通过LINT检查。
教育背景
电子科技大学
本科 · 电子科学与技术
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
EDA工具
Design Compiler · Innovus · VCS · Verdi · PrimeTime
脚本与仿真
Tcl · Python · Makefile · UVM验证方法学
专业知识
RTL设计 · ASIC流程 · FPGA原型验证 · 计算机体系结构
证书资质
Cadence数字IC设计认证工程师
Cadence Design Systems
英语六级证书
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛一等奖
中国半导体行业协会
带队完成“面向边缘计算的轻量级NPU设计”项目，从全国200支队伍中脱颖而出。
国家励志奖学金
教育部
表彰在学术科研及综合素质方面的优异表现。
优秀毕业生
电子科技大学
授予前5%的应届毕业生，肯定其在专业领域的突出成果。
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