数字IC设计验证工程师简历模板-电子半导体校招专用简历模板预览
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数字IC设计验证工程师简历模板-电子半导体校招专用

2026-08-03

专为电子/半导体行业校招应届生打造的数字IC设计/验证工程师简历模板。突出Verilog、SystemVerilog、UVM及数字前端设计等核心技能,结构清晰专业,帮助求职者高效展示项目经历与技术能力,轻松通过HR筛选。

模板亮点

  • 突出IC设计与验证核心技能
  • 适配校招场景的项目经历排版
  • 专业简洁的工程技术风格
  • 强调Verilog/UVM等技术栈

相关标签

#数字IC设计 #验证工程师 #Verilog #SystemVerilog #UVM #校招简历 #电子半导体

适用人群

本模板特别适合数字IC设计/验证工程师岗位的求职者使用,具备应届生工作经验的专业人士, 通过技术类风格的设计,帮助您在电子/半导体 行业中脱颖而出,展现专业形象和核心竞争力。

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模板内容

小柚

13800138000|xiaoyou_ic@163.com|上海

个人总结

微电子专业应届硕士,专注数字IC前端设计与验证。熟悉Verilog/SystemVerilog语言及UVM验证方法学,具备完整的RTL设计到FPGA原型验证项目经验。在实习期间参与过主流通信芯片模块开发,代码风格规范,善于定位时序收敛问题,致力于成为优秀的数字电路工程师。

工作经历

数字IC设计实习生

紫光展锐

2025-06 - 2025-12
  • 参与5G基带芯片中DSP加速模块的RTL设计,使用Verilog编写核心算法状态机,通过流水线优化将关键路径延迟降低15%。
  • 负责模块级功能验证,基于SystemVerilog搭建测试平台,覆盖率达到98%,协助资深工程师提前两周完成交付。
  • 配合后端团队进行时序约束分析,修复了3处建立时间违例问题,确保综合结果满足28nm工艺要求。

项目经历

基于RISC-V的AIoT处理器设计

电子科技大学微电子实验室

2024-03 - 2025-01
  • 独立设计支持自定义指令集的32位RISC-V核,采用五级流水线架构,主频达到150MHz(FPGA实测)。
  • 引入UVM验证方法学构建自动化回归测试环境,累计运行测试用例500+,有效发现并修复了数据冒险逻辑漏洞。
  • 集成低功耗唤醒模块,使待机功耗降低40%,该设计获全国研究生电子设计竞赛华东赛区一等奖。

高速SerDes接口控制器验证

课程大作业

2024-09 - 2024-12
  • 针对PCIe Gen3协议特性,使用SystemVerilog编写事务级模型,实现了数据包封装与解包功能的自动化校验。
  • 设计随机激励生成器与覆盖率收集机制,功能覆盖率从初始的70%提升至99%,显著缩短了验证周期。

教育背景

电子科技大学

硕士 · 集成电路工程

2023-09 - 2026-06

西安电子科技大学

本科 · 电子信息科学与技术

2019-09 - 2023-06
主修数字集成电路设计、SoC架构与验证技术,GPA 3.8/4.0,连续两年获得校级一等奖学金。
打下坚实的电路分析与信号处理基础,毕设获评优秀毕业论文。

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

验证方法学

UVM · OVM · 断言(SVA) · 功能覆盖率

EDA工具链

Design Compiler · VCS · Verdi · Genus · ModelSim

脚本与仿真

Tcl · Python · Linux Shell · Makefile

专业知识

数字前端设计 · 静态时序分析(STA) · FPGA原型验证 · AMBA总线协议

证书资质

Cadence数字IC设计认证工程师

Cadence Design Systems

2025-03

英语六级证书

教育部考试中心

2021-12

获奖经历

全国研究生电子设计竞赛一等奖

中国电子学会

2024-08

凭借RISC-V处理器设计项目获得华东赛区第一名,全国总决赛前10强。

国家奖学金

教育部

2024-10

表彰在科研创新与学业成绩方面的卓越表现,获奖比例前2%。

优秀毕业生

西安电子科技大学

2023-06

本科期间综合测评排名专业前5%,获此荣誉称号。

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