数字 IC 设计工程师简历模板（电子/半导体校招）
专为电子与半导体行业应届生打造的数字 IC 设计工程师简历模板。该模板重点突出 Verilog/SystemVerilog 编程能力、FPGA 开发经验及静态时序分析技能，结构清晰，能够完美展示项目经历与专业技能，帮助求职者在激烈的校招竞争中脱颖而出。
模板亮点
- 突出 FPGA 开发与验证项目经历
- 优化 Verilog/SystemVerilog 技能展示
- 强调时序分析与电路设计能力
- 适配校招筛选标准的排版布局
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适用人群
本模板特别适合数字 IC 设计工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在电子/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
华中科技大学微电子学专业应届生，专注于数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog语言，具备扎实的FPGA开发与时序分析能力。在校期间参与多项芯片设计项目，熟悉RTL编码规范及UVM验证方法学，渴望在半导体领域深耕，打造高性能数字电路。
工作经历
数字IC设计实习生
长江存储
- 参与NAND闪存控制器前端模块的RTL代码编写与功能仿真，使用SystemVerilog完成3个关键状态机的设计与优化。
- 协助 senior 工程师进行时序约束编写与时序分析报告解读，成功修复了2处建立时间违例问题，确保模块在200MHz频率下稳定运行。
- 搭建基于UVM的自动化验证环境，覆盖率达到95%，将回归测试时间从4小时缩短至1.5小时。
项目经历
基于RISC-V架构的CPU核设计
华中科技大学IC设计实验室
- 独立负责取指、译码及执行模块的Verilog代码实现，支持32位指令集，代码行数超2000行。
- 在Xilinx Artix-7 FPGA上完成综合与上板验证，系统主频达到125MHz，资源利用率控制在65%以内。
- 通过静态时序分析优化关键路径，将时钟周期由9ns优化至8ns，性能提升约11%。
高速串行通信接口(FIFO)设计
华中科技大学IC设计实验室
- 设计并实现异步FIFO模块，采用格雷码跨时钟域处理技术，有效避免亚稳态问题。
- 完成深度可配置的空满标志位生成逻辑，在150MHz写时钟与100MHz读时钟下数据零丢失。
- 编写Testbench进行边界条件测试，发现并修复了2处指针翻转逻辑错误，验证通过率100%。
教育背景
华中科技大学
本科 · 微电子学
技能专长
硬件描述语言
Verilog · SystemVerilog · VHDL
EDA工具
Vivado · Quartus Prime · Design Compiler · VCS · Verdi
专业技能
RTL设计 · 时序分析(STA) · FPGA开发 · UVM验证方法学 · 跨时钟域处理
脚本与编程
Python · Tcl · C/C++ · Linux Shell
总线协议
AXI4 · APB · AHB · UART · SPI
证书资质
Xilinx FPGA认证工程师
AMD Xilinx
英语六级证书 (CET-6)
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛 二等奖
中国半导体行业协会
团队作品“低功耗AI加速器设计”在总决赛中从200支队伍中脱颖而出，获评技术创新奖。
国家励志奖学金
教育部
表彰学业成绩优异且综合素质突出的在校学生。
校级优秀毕业生
华中科技大学
授予专业排名前5%的应届毕业生。
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