数字IC设计工程师简历模板（电子/半导体校招）
专为电子/半导体行业应届生打造的数字IC设计工程师简历模板。突出Verilog、SystemVerilog、RTL设计、FPGA开发及静态时序分析等核心技能，结构清晰，重点展示项目经历与专业技能，帮助校招求职者高效呈现技术实力，提升面试通过率。
模板亮点
- 突出RTL设计与验证技能
- 优化FPGA项目经历展示
- 强调静态时序分析能力
- 适配校招筛选标准
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适用人群
本模板特别适合数字IC设计工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在电子/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
电子工程专业应届硕士，专注于数字IC前端设计。具备扎实的数电基础与RTL编码能力，熟悉从规格定义到综合验证的全流程。在FPGA原型验证与静态时序分析方面有实际项目落地经验，追求高性能、低功耗的芯片设计方案，致力于在半导体行业深耕发展。
工作经历
数字IC设计实习生
紫光展锐
- 参与某款通信基带芯片的子模块RTL设计与优化，基于SystemVerilog完成数据通路搭建，通过流水线设计将模块主频从200MHz提升至280MHz。
- 负责模块级的静态时序分析（STA），使用PrimeTime修复建立时间与保持时间违例共计35处，确保时序收敛满足PPA指标。
- 协助搭建UVM验证环境，编写测试用例覆盖边界场景，将模块代码覆盖率从82%提升至96%，有效拦截了2个潜在逻辑缺陷。
项目经历
基于RISC-V的高性能处理器核设计
电子科技大学微电子实验室
- 独立设计支持RV32IMC指令集的5级流水线处理器核，采用Verilog实现取指、译码、执行等关键逻辑，并在FPGA上成功验证功能。
- 针对数据冒险与控制冒险设计转发单元与分支预测机制，使基准测试程序（CoreMark）得分提升约40%，达到1.8分/MHz。
- 完成从RTL综合到布局布板的完整流程，在Xilinx Artix-7平台上资源占用率控制在65%以内，系统运行稳定。
低功耗图像ISP处理流水线设计
个人课程设计
- 设计包含黑电平校正、白平衡及色彩插值的图像处理流水线，利用时钟门控技术降低动态功耗，仿真显示功耗较未优化版本下降22%。
- 使用SystemVerilog Assertions (SVA) 进行断言检查，确保数据流在不同工作模式下的正确性，减少了后期调试时间约30%。
- 在ModelSim中完成功能仿真，并生成测试向量用于后续形式验证，输出波形清晰展示了各阶段处理效果。
教育背景
电子科技大学
硕士 · 集成电路工程
西安电子科技大学
本科 · 电子信息科学与技术
技能专长
硬件描述语言
Verilog HDL · SystemVerilog
设计工具与流程
RTL设计 · 逻辑综合 (Design Compiler) · 静态时序分析 (PrimeTime) · FPGA原型验证
仿真与验证
VCS · ModelSim · UVM验证方法学 · Verdi调试
脚本与系统
Linux Shell · Python · Tcl · Git版本控制
证书资质
Cadence数字前端设计认证
Cadence Design Systems
英语六级证书 (CET-6)
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛 二等奖
中国半导体行业协会
参赛项目《面向AIoT的低功耗神经网络加速器》在决赛中获得评委高度评价，展现了优秀的架构设计与工程实现能力。
研究生国家奖学金
教育部
因科研成绩优异及综合素质突出，在全院前5%的学生中获此殊荣。
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