数字IC设计工程师简历模板（电子/半导体校招）
专为电子/半导体行业应届生打造的数字IC设计工程师简历模板。突出Verilog编程、Linux环境操作、数字电路设计及前端设计流程等核心技能，结构清晰，重点展示项目经历与专业技能，帮助校招求职者高效呈现技术实力，提升面试通过率。
模板亮点
- 突出Verilog与数字电路设计技能
- 优化前端设计流程展示
- 适合校招场景的项目经历排版
- 清晰的技术栈模块划分
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适用人群
本模板特别适合数字IC设计工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在电子/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
电子工程专业应届生，专注于数字IC前端设计。熟练掌握Verilog HDL与SystemVerilog，具备完整的RTL设计、仿真验证及综合流程经验。在校期间参与多款IP核开发项目，熟悉Linux开发环境及EDA工具链。对低功耗设计与时序收敛有深入理解，致力于成为优秀的数字芯片设计工程师。
工作经历
数字IC设计实习生
紫光展锐
- 参与某款物联网芯片中SPI控制器模块的RTL代码编写，基于Verilog实现状态机逻辑，通过功能仿真覆盖率达到98%。
- 协助资深工程师进行DC综合约束编写，优化关键路径时序，使该模块在典型工艺角下频率提升15%，满足系统时钟要求。
- 使用Linux Shell脚本自动化回归测试流程，将每日验证迭代时间从2小时缩短至40分钟，显著提升了团队验证效率。
项目经历
基于RISC-V架构的简易CPU设计
电子科技大学实验室
- 独立负责取指、译码及执行单元的数字电路设计，采用流水线技术处理指令，支持32条基础指令集，主频达到50MHz。
- 搭建UVM验证环境，编写超过200个测试用例，成功定位并修复了3处数据冒险导致的逻辑错误，确保功能正确性。
- 完成FPGA板级验证，在Xilinx Artix-7上成功部署并运行冒泡排序算法，资源利用率控制在65%以内。
低功耗音频处理IP核开发
校企合作项目
- 设计并实现一个支持I2S接口的数字滤波器模块，利用时钟门控技术降低动态功耗，仿真显示功耗降低约22%。
- 负责模块的前端综合与时序分析，解决建立时间违例问题，确保在多电压域环境下稳定工作。
- 撰写详细的设计文档与接口规格书，协助后端团队顺利完成物理实现，项目最终流片成功。
教育背景
电子科技大学
本科 · 集成电路设计与集成系统
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
EDA工具
Design Compiler · VCS · Verdi · ModelSim · Vivado
专业技能
数字电路设计 · RTL编码 · 静态时序分析 · 低功耗设计 · FPGA验证
操作系统与脚本
Linux · Shell · Python · Tcl
理论基础
计算机体系结构 · CMOS模拟电路 · 信号与系统
证书资质
Cadence数字前端设计认证
Cadence Design Systems
英语六级证书 (CET-6)
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛 二等奖
中国半导体行业协会
作为队长带领团队完成一款高性能ADC控制器的设计与验证，从全国500多支队伍中脱颖而出。
国家励志奖学金
教育部
表彰在学术研究与创新实践方面的优异表现，获奖比例前5%。
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